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位于CPU和主存DRAM之间、容量较小但速度很快的存储器称为 【9】 。

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PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性,达到了既降低成本又提高系统性能的目的  CPU访问Cache“命中”时,由于Cache的速度与CPU相当,因此CPU就能在零等待状态下迅速地完成数据的读写,而不必插入等待状态  L1 Cache的工作频率和CPU的工作频率相等,L2 Cache的工作频率越来越高,但不可能等于CPU的工作频率  CPU访问Cache“未命中”时,信息需从主存(DRA传送到CPU,这时CPU要插入等待状态  
PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性,即,达到了即降低成本又提高系统性能的目的  CPU访问Cache“命中”时,由于Cache的速度与CPU相当,因此CPU就能在零等待状态下迅速地完成数据的读写,而不必插入等待状态  CPU访问CaChe“未命中”时,信息需从主存(DRAM)传送到CPU,这时CPU要插入等待状态  L1 Cache的工作频率和CPU的工作频率相等,L2 Cache的工作频率越来越高,但不可能等于CPU的工作频率  
解决CPU和主存之间的速度匹配问题  扩大主存储器容量  扩大CPU中通用寄存器的数量  既扩大主存储器容量,又扩大CPU中通用寄存器的数量  
L1 Cache的工作频率越来越高,但还是低于访问它的CPU的工作频率  CPU访问Cache“命中”和“未命中”时,均需插入等待状态,只是“命中”时插入的等待状态数少于“未命中”时插入的等待状态数  PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性,即达到了既降低成本又提高系统性能的目的  L1 Cache的工作频率和CPU的工作频率相等,L2 Cache的工作频率越来越高,但不可能等于CPU的工作频率  
PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性,即达到了即降低成本又提高系统性能的目的  CPU访问Cache“命中”时,由于Cache的速度与CPU相当,因此CPU就能在零等待状态下迅速地完成数据的读写,而不必插入等待状态  CPU访问CaChe“未命中”时,信息需从主存(DRA传送到CPU,这时CPU要插入等待状态  L1 Cache的工作频率和CPU的工作频率相等,L2 Cache的工作频率越来越高,但不可能等于CPU的工作频率  

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