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假设某CPU的一个总线周期为50ns，时钟周期为、2ns，所访问的主存的存取速度为60ns，为了正确读出内存中的指令和数据，须在总线周期中插入的等待状态个数是( )。

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某CPU的时钟频率为2.0GHz其时钟信号周期为ns

2.0 1.0 0.5 0.25

假设某CPU的时钟周期为5ns所访问的主存的存取周期为60ns为了正确读出主存中的指令和数据还需在总

10ns 20ns 40ns 50ns

假设微处理器的主振频率为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它

2 3 8 15

假设某CPU的时钟周期为5ns所访问的主存的存取周期为60ns为了正确读出主存中的指令和数据还需在总

10ns 20ns 40ns 50ns

假设微处理器的主振频率为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它

10 20 40 100

一个四体并行的低位交叉编址存储器每个存储体的存取周期为200ns总线传输周期为50ns则连续读取10

2000ns 600ns 650ns 300ns

以某处理器为CPU的一台PC机它的总线周期为40ns要使该CPU稳定地工作在零等待状态下则要求内存的

大于40ns 等于40ns 等于80ns 小于40ns

假设微处理器的主频为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它的机器周期

2 3 6 8

某同步总线的时钟频率为100MHz宽度为32位地址/数据线复用每传输一个地址或数据占用一个时钟周期若

20ns 40ns 50ns 80ns

假设微处理器的主频为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它的机器周期

2 3 6 8

假设微处理器的主振频率为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它的机器

2 3 8 15

假设微处理器的主频为50MHz两个时钟周期组成一个机器周期平均3个机器周期完成一条指令则它的机器周期

2 3 6 8

某计算机的存储系统由Cache一主存系统构成Cache的存取周期为10ns主存的存取周期为50ns在

0.856 0.862 0.958 0.960

假设某计算机的存储系统由Cache和主存组成某程序执行过程中访存1000次其中访问Cache缺失未命

75.5% 90.7% 83.3% 69.8%

假定某计算机的CPU主频为80MHzCPI为4并且平均每条指令访存1.5次主存与Cache之间交换的

假设微处理器的主频为50MHz两个时钟周期组成一个机器周期平均三个机器周期完成一条指令则它的机器周期

20 40 C60 100

以某处理器为CPU的一台PC机它的总线周期为40ns要使该CPU稳定地工作在零等待状态下则要求内存的

大于40ns 等于40ns 等于80ns 小于40ns

某计算机的存储系统由Cache-主存系统构成Cache的存取周期为10ns主存的存取周期为50ns在

0.856 0.862 0.958 0.960

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